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静电防护 (ESD)
来自认证百科
| 核心定义 | 防止静电放电对电子元器件造成损伤的技术 |
|---|---|
| 核心危害 | 芯片击穿、逻辑复位、数据丢失、潜在性损伤 |
| 三大放电模型 | HBM (人体)、MM (机器)、CDM (带电器件) |
| 核心标准 | IEC 61000-4-2 (抗扰度)、ANSI/ESD S20.20 (管理体系) |
| 防护理念 | 堵（隔离）与疏（泄放） |
静电防护（Electrostatic Discharge Protection，简称 ESD）是电子学中旨在防止静电放电对电子元件造成损伤的技术体系。静电通常因摩擦、接触、感应或剥离等过程产生，其放电可产生数千伏的瞬时高压。
随着摩尔定律的推进，半导体器件尺寸不断缩小、栅氧化层变薄，对静电的敏感性急剧增加。一次短暂的静电放电事件，不仅会导致器件性能退化甚至永久性损坏（硬损伤），还可能造成不易察觉的潜在性损伤（软损伤），严重影响产品的可靠性。
静电放电的三大模型
根据静电产生方式及损伤模式的不同，业界建立了多种测试模型，其中以下三种最为核心：
- 人体放电模型 (HBM, Human Body Model)：模拟人体通过摩擦积累静电后，手指直接触碰 IC 引脚时发生的放电。这是最常见的静电失效模式。
- 机器放电模型 (MM, Machine Model)：模拟带电的金属物体（如机械手臂、金属工具）直接接触 IC 时发生的放电。其放电时间更短，瞬间电流极大。
- 带电器件模型 (CDM, Charge Device Model)：模拟 IC 自身因摩擦在内部积累静电，当其引脚接触到接地平面时，电荷从器件内部向外快速泄放的过程。随着芯片集成度提高，CDM 失效风险日益凸显。
硬件电路防护设计原则
在 PCB 和硬件电路设计中，ESD 防护的核心理念可归纳为“堵”与“疏”：
- “疏”：设计低阻抗泄放路径
为静电电流设计一条可控的低阻抗回路直达大地，避免其流经敏感器件。
- TVS 二极管布局：瞬态电压抑制二极管（TVS）应紧贴 I/O 接口、按键等静电入口处放置（距离通常不超过 10 毫米）。TVS 的接地端需通过短粗走线直接连接至机壳地，确保静电能量进来后能马上被泄放掉。
- 串联阻抗：在低速信号线上串联电阻（如 22Ω~100Ω）或磁珠，可以有效限制 ESD 放电电流的峰值。
- “堵”：阻断静电入侵路径
通过物理隔离和结构设计，阻断静电能量进入敏感电路。
- 结构隔离：增加外壳缝隙到内部 PCB 板的距离（如 ≥4mm），利用空气衰减静电能量；对金属装饰件采用绝缘涂层。
- PCB 布局优化：敏感信号线（如高速信号、模拟电路、MCU 复位脚）应远离板边和接口；在接口与敏感芯片之间开槽，增加爬电距离，防止静电沿板面耦合。
EPA 防静电工作区构建
在电子制造与组装环节，建立规范的防静电工作区（EPA, ESD Protected Area）是防止批量性 ESD 损伤的基础。
- 等电位连接与接地：EPA 的基础是所有导电物体必须接地，避免形成“孤立导体”。防静电桌垫、地垫、设备接地端应连接至同一个公共接地点。
- 人体静电控制：人员是 EPA 内最主要的静电源。进入 EPA 的人员必须穿戴防静电服、防静电鞋，并佩戴实时监控的防静电腕带。
- 环境控制：环境湿度对静电产生有直接影响，通常建议将 EPA 内的相对湿度控制在 40%~60% 之间，以抑制静电的产生。
- 离子中和：对于无法接地的绝缘体（如普通塑料外壳），必须使用离子风机或离子棒产生正负离子气流，中和表面积聚的静电荷。
测试标准与严酷等级
ESD 的测试与评估主要分为器件级和系统级两个层面：
- 系统级抗扰度测试 (IEC 61000-4-2)：
这是评估整机设备抗静电能力的通用标准。标准定义了接触放电（如 ±4kV、±8kV）和空气放电（如 ±8kV、±15kV）的测试严酷等级。测试时需配合接地参考平面（GRP）、水平耦合板（HCP）和垂直耦合板（VCP）进行。
- 管理体系标准 (ANSI/ESD S20.20 / IEC 61340-5-1)：
这类标准侧重于企业如何建立覆盖人员培训、设备校准、环境监控、包装运输等全流程的 ESD 防护管理体系，是电子制造企业提升良率与通过客户审核的重要依据。
