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{| class="wikitable" style="float:right; width:300px; margin-left:1em;"
|+ style="font-weight:bold; font-size:1.2em;" | 技术词条：电源完整性 (PI)
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! 英文名称
| Power Integrity
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! 核心目标
| 降低电源阻抗、控制纹波与噪声
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! 关键组件
| VRM、去耦电容、电源平面
|-
! 关联领域
| [[信号完整性]]、[[电磁兼容]]
|}

== 概述 ==
'''电源完整性'''（Power Integrity, PI）是指在电子系统中，电源分配网络（PDN）将电能从电源模块（如 VRM）高效、稳定地传输至芯片管脚的能力。

PI 的核心任务是确保芯片在不同工作负载下，其输入端的电压波动（噪声）始终保持在允许的裕量范围内。随着芯片工作电压降低和翻转速度加快，PI 设计已成为硬件开发中确保系统可靠性的关键。

== 电源分配网络 (PDN) ==
PDN 包含了从电压调节模块（VRM）到芯片内部电路的所有物理路径。其等效阻抗 <math>Z_{PDN}</math> 随频率变化。

=== 1. 目标阻抗 (Target Impedance) ===
为了保证电压波动 <math>\Delta V</math> 不超过限值，PDN 的阻抗必须低于目标阻抗 <math>Z_{target}</math>：
<center><math>Z_{target} = \frac{V_{dd} \cdot \text{Ripple}\%}{I_{max}}</math></center>
其中：
* <math>V_{dd}</math> 为工作电压。
* <math>\text{Ripple}\%</math> 为允许的电压波动比例。
* <math>I_{max}</math> 为芯片的最大瞬态电流。

== 常见的 PI 问题 ==

# '''轨道塌陷 (Rail Collapse)'''：由于 PDN 存在电感，当大量逻辑门同时翻转产生瞬态电流 <math>di/dt</math> 时，会在电源轨道上产生压降：
<center><math>V_{drop} = L \cdot \frac{di}{dt}</math></center>
# '''同步开关噪声 (SSN)'''：也称为地弹（Ground Bounce），是大量 I/O 同时切换引起的电源/地电位波动。
# '''直流压降 (IR Drop)'''：由 PCB 铜箔电阻引起的静态电压跌落。

== PI 设计策略：多级去耦 ==
由于单一元件无法在全频段保持低阻抗，PI 设计采用分频段协同优化的策略：



=== 1. 低频段 (DC - 100kHz) ===
主要依靠 '''VRM (电压调节模块)''' 的反馈环路进行调节。此时阻抗主要受稳压芯片的响应速度影响。

=== 2. 中频段 (100kHz - 10MHz) ===
依靠大容量电容（'''Bulk Capacitors'''），如钽电容或电解电容。它们为系统提供大电流缓冲。

=== 3. 高频段 (10MHz - 500MHz) ===
依靠芯片附近的 '''陶瓷去耦电容 (MLCC)'''。实际电容包含寄生电感（ESL），其自谐振频率为：
<center><math>f_0 = \frac{1}{2\pi \sqrt{L_{ESL} \cdot C}}</math></center>
在该频段，'''安装电感 (Mounting Inductance)''' 是阻抗控制的关键，需通过紧凑布局优化。

=== 4. 极高频段 (> 500MHz) ===
离散电容因引脚电感而失效，此时主要依靠 '''电源/地平面间电容 (Inter-plane Capacitance)''' 以及芯片封装内部的电容。
<center><math>C_{plane} = \epsilon_0 \epsilon_r \frac{A}{d}</math></center>

== PI 与 EMC 的关系 ==
电源完整性差是导致[[电磁兼容]]超标的重要诱因：
* 电源平面的高频谐振会导致强烈的[[辐射发射]]。
* 良好的 PI 设计能够减少传导路径上的噪声耦合，从而降低[[传导发射]]指标。

== 参见 ==
* [[信号完整性]] (SI)
* [[去耦电容]]
* [[开关电源]] (SMPS)
* [[电磁兼容]] (EMC)

[[Category:硬件设计]]
[[Category:电源技术]]