查看“︁时序逻辑电路”︁的源代码

{| class="wikitable" style="float: right; width: 320px; margin-left: 1em; font-size: 90%; border: 1px solid #a2a9b1;"
|+ style="font-weight: bold; font-size: 1.2em; padding: 5px;" | 组合逻辑电路
|-
! style="background-color: #f2f2f2; width: 35%;" | 核心定义
| 任意时刻输出仅取决于该时刻输入的数字电路
|-
! style="background-color: #f2f2f2;" | 核心特点
| 无记忆性、即时响应、无反馈回路
|-
! style="background-color: #f2f2f2;" | 基本构成
| 由与门、或门、非门等基本逻辑门组合而成
|-
! style="background-color: #f2f2f2;" | 常见器件
| 编码器、译码器、加法器、数据选择器
|}

'''组合逻辑电路'''（Combinational Logic Circuit）是数字电路的两大基石之一（另一类为时序逻辑电路）。它是指在任何时刻，电路的稳定输出状态仅仅取决于该时刻各输入状态的组合，而与电路以前的状态（历史输入）完全无关。

从结构上看，组合逻辑电路仅由基本的逻辑门（如与门、或门、非门、与非门、异或门等）按一定逻辑关系组合而成，电路中不包含任何具有存储能力的元件（如触发器、寄存器），也不存在从输出端反馈至输入端的闭合回路。

== 核心特点与数学模型 ==

组合逻辑电路具有鲜明的“无记忆”与“即时响应”特征：
* '''无记忆性'''：由于电路中没有存储单元，它无法“记住”过去的输入状态。
* '''无反馈回路'''：信号只能从输入端单向流向输出端，输出信号不会反过来影响输入。

其输入与输出的逻辑关系可以用一组布尔函数来精确描述。假设电路有 n 个输入变量（A₁, A₂, ..., Aₙ）和 m 个输出变量（L₁, L₂, ..., Lₘ），其数学模型可表示为：
 Lᵢ = f(A₁, A₂, ..., Aₙ)  (i = 1, 2, ..., m)

== 常见组合逻辑器件 ==

在数字系统中，许多功能模块都是基于组合逻辑构建的，常见的中规模集成电路（MSI）包括：

* '''算术运算电路'''：如'''半加器'''和'''全加器'''，用于实现二进制数的加法运算。多位加法器（如超前进位加法器）通过优化进位信号的传播路径，显著提高了运算速度。
* '''编码器 (Encoder)'''：将特定的输入信号（如按键指令）转换成对应的二进制代码输出。其中'''优先编码器'''能够解决多个信号同时输入时的冲突问题。
* '''译码器 (Decoder)'''：编码的逆过程，将输入的二进制代码“翻译”成对应的高、低电平信号。常用于地址译码、驱动数码管显示（如七段译码器）等。
* '''数据选择器 (Multiplexer, MUX)'''：相当于一个多路单刀掷开关，能够根据地址码从多路输入数据中选择一路进行输出。
* '''数值比较器'''：用于比较两个二进制数的大小（大于、小于或等于）。

== 组合逻辑电路的设计与分析流程 ==

在工程实践中，设计或分析一个组合逻辑电路通常遵循以下标准步骤：

* '''设计流程（从需求到电路）'''：
# '''逻辑抽象'''：分析实际需求，确定输入和输出变量，并定义逻辑状态（如 1 代表高电平，0 代表低电平）。
# '''列真值表'''：穷举所有可能的输入组合，并给出对应的期望输出值。
# '''写逻辑表达式并化简'''：根据真值表写出原始的布尔代数表达式，并利用公式法或'''卡诺图 (Karnaugh Map)'''进行化简，得到最简与或式。
# '''画逻辑图'''：根据化简后的表达式，选用合适的逻辑门器件绘制电路原理图。

* '''分析流程（从电路到功能）'''：
# 根据给定的逻辑电路图，逐级推导出输出端的逻辑表达式。
# 列出电路的真值表。
# 通过真值表归纳出该电路实际实现的逻辑功能。

== 工程实战：竞争与冒险 ==

在理想状态下，组合逻辑电路的输出会随输入瞬间变化。但在实际物理电路中，由于逻辑门存在'''传输延迟时间'''，当输入信号发生变化时，信号经过不同路径到达输出端的时间会有先有后，这种现象称为'''竞争 (Competition)'''。

* '''冒险 (Hazard)'''：竞争可能导致电路在输出端产生瞬间的错误尖峰脉冲（毛刺），这种现象称为冒险。在精密数字系统中，这些毛刺可能引发后续电路的误动作。
* '''消除方法'''：
** '''增加冗余项'''：在逻辑表达式中增加适当的冗余乘积项（在卡诺图中体现为增加冗余圈），从逻辑设计上消除产生毛刺的条件。
** '''接入滤波电容'''：在输出端并联小电容，滤除高频的毛刺脉冲（但会略微增加信号边沿时间）。
** '''引入选通脉冲'''：避开信号变化的过渡期，待电路输出稳定后再读取数据。

== 组合逻辑与时序逻辑的区别 ==

为了更清晰地理解组合逻辑，可以将其与时序逻辑进行对比：

{| class="wikitable" style="width: 100%; text-align: center;"
! 特性 !! 组合逻辑电路 !! 时序逻辑电路
|-
| '''输出依赖''' || 仅取决于当前输入 || 取决于当前输入 + 电路原来的状态（历史状态）
|-
| '''核心元件''' || 逻辑门（与、或、非等） || 逻辑门 + 存储单元（触发器、寄存器）
|-
| '''反馈回路''' || 无反馈 || 存在从输出到输入的反馈路径
|-
| '''典型应用''' || 加法器、译码器、编码器 || 计数器、寄存器、状态机
|}

== 参见 ==
* [[逻辑门]]
* [[时序逻辑电路]]
* [[PCB电路板设计]]
* [[电路设计]]

[[Category:数字电路]]
[[Category:电路设计]]
[[Category:计算机硬件基础]]